전통문화대전망 - 전통 미덕 - 시스템 시계의 루프 구조
시스템 시계의 루프 구조
VCO 의 출력은 M3 주파수 분할을 거쳐 버퍼링되어 시스템의 주 클럭 PClk 를 생성합니다. 한편, 메인 클럭은 분배기 M6 에 들어가기 전에 H 트리 클럭을 통해 네트워크를 할당한 다음, 마지막으로 인버터로 돌아와 전체 피드백 루프를 형성합니다. 균형적으로 볼 때 PFD 의 2 방향 입력은 주파수와 위상이 일치해야 하므로 칩 코어 클럭과 입력 버스 클럭 fpclk/fbus 의 비율은 M6/M 1 과 같아야 합니다. M6 과 M 1 의 값을 변경하여 입력 클럭 주파수의 정수 또는 분수 배수를 얻을 수 있습니다. 칩은 시계가 표류할 수 없도록 요구하므로 출력 클럭의 듀티 비율과 시스템의 위상 조정 기능은 환경 및 프로세스 매개변수의 변화에 민감하지 않아야 합니다. VCO 의 출력도 분할기 M5 로 전환하여 결과 출력을 L2 의 시계로 사용할 수 있습니다. 마찬가지로 fvco=M3×fpclk =M5×fL2CLK, 보조 버퍼의 출력 주파수도 M3 및 M 1 조정을 통해 이상적인 값을 얻을 수 있습니다.
순환 성분 분석
전체 루프에는 인버터, 필터, 전압 제어 발진기, 분배기, * * * * 모드 억제 및 잠금 감지 모듈이 포함됩니다. 주요 모듈의 구조는 다음과 같습니다.
1. 인버터 vspace =12 hspace =12 alt = 그림 3: VCO 구조.
디지털 감파기가 생성하는 출력 신호는 주파수와 위상이 상대적으로 앞서거나 뒤처진 정보를 표현하여 전하 펌프로 보낼 수 있습니다. 재설정 신호가 도착하면 θi 의 각 상승 에지는 θo 의 상승 에지가 도달할 때까지 "UP" 신호를 트리거하여 UP 의 위치 상태를 종료하고 시스템 재설정 상태로 전환합니다. 마찬가지로 θo 의 상승이 θi 보다 먼저 도착하면 θi 의 상승이 도착할 때까지 "DOWN" 이 위치한 다음 재설정 상태로 들어갑니다. 2 방향 입력의 위상과 주파수가 매우 가깝지 않으면, 즉 소위' 감상 사역' 으로 들어가는 경우가 아니라면, 펄스의 폭은 일반적으로 두 가지 입력 간의 차이에 비례한다. 위상 검출기의 구조는 그림 2 에 나와 있습니다.
2 전압 제어 발진기
전압 제어 발열기는 고정 루프의 핵심 부품이며 실제 응용 프로그램에는 다양한 구조가 있습니다. 그림 3 은 일반적으로 사용되는 구조입니다. 여기서 D 지연 셀은 전체 루프의 핵심 구성 요소이며 선택 단위 M 은 다른 데이터 채널을 선택합니다.
그림 3 에서 볼 수 있듯이 전체 VCO 는 내부 지연 장치가 있는 링 발열기를 기반으로 합니다. 이러한 차등 링 발열기는 전류 주입형 및 전류 변조형 전압 제어 발열기에 비해 칩 클럭 생성 회로에 광범위하게 사용되며, 내장된 지연 장치의 전압 제어 발열기는 상대적으로 낮은 VCO 게인을 가지고 있으며, 차등 제어 및 신호 경로의 회로 구현에 적합합니다. 실험에 따르면 저이득 임베디드 지연 장치가 있는 발열기의' 디더링' 은 고이득 루프의' 디더링' 보다 훨씬 작다. 소음이 저이득 구조에서 쉽게 분리되기 때문이다. 일반적으로 발열기의 임베디드 지연 링크의 작동 빈도는 제한되어 있습니다. 사이클의 단조 로움을 보장하기 위해 상한과 하한의 비율은 일반적으로 2: 1 보다 작아야 합니다. 그러나 적절한 분배기 배율 계수를 선택하거나 신호 경로에서 프로그래밍 기능을 늘려 VCO 의 작동 주파수 범위를 효과적으로 높일 수 있습니다. Vspace =12 hspace =12 alt = 그림 4:4:VCO 의 잡음 곡선.
VCO 의 주파수 범위는 경로의 최대 길이 및 최소 지연에 따라 달라집니다. 그림 3 에서 볼 수 있듯이 외부 점선 상자는 주파수 FH 의 최대 경로를 나타냅니다. 세 개의 지연 셀 D 와 선택 셀 M 을 거쳐 내부 점선 상자는 주파수 fl 의 가장 작은 경로를 나타냅니다. 경로는 6 개의 지연 셀 D 와 선택 셀 M 으로 구성되며, 서로 다른 셀 선택은 VCO 의 게인과 루프 중심 주파수에 모두 영향을 줍니다. 여러 스위치를 통해 서로 다른 지연 경로를 선택하면 주파수 범위를 독립적으로 결정할 수 있으므로 VCO 이득에 의해 결정된 주파수 범위를 훨씬 초과하는 VCO 주파수 범위를 매우 유연하게 조정할 수 있습니다.
그림 3 의 지연 장치와 선택 장치는 NMOS 부하가 있는 PMOS 소스 커플러 차동 증폭기를 기반으로 할 수 있으며, 주로 전압을 조정하고 페이로드 라인을 변경하는 동시에 압력 조절 스윙 크기를 조정할 수 있습니다. 전류 소스의 높은 임피던스 상태는 소스 커플러의 전력 소음 억제를 증가시키고 N 트랩은 P 형 라이닝에서 대량의 소음을 효과적으로 격리하여 시스템의 소음 억제 성능을 향상시킵니다.
시뮬레이션 결과
Cadence 의 SpectreRF 를 사용하여 0.6μm, 3V/5V, 이중 폴리 실리콘, 바이메탈 CMOS 프로세스 매개변수를 사용하여 설계된 회로를 시뮬레이션합니다. VCO 는 PLL 의 핵심 모듈입니다. 그림 4 와 같이 VCO 에 대한 PSS 및 PNoise 분석을 통해 위상 노이즈 계수를 얻을 수 있습니다. 100kHz 의 위상 소음은 약-1 10 DBC/Hz 입니다. 그림 5 는 VCO 의 게인 곡선으로, 게인은 약 380MHz/V 로 선형성이 좋습니다.
설계 요약
PLL 에는 아날로그 회로가 포함되어 있으므로 소음 간섭도 설계에서 극복해야 할 문제입니다. 대형 디지털 회로에서 역방향으로 발생하는 전원 소음은 위상 고정 루프에서 아날로그 회로의 작동에 영향을 주며, 전원 소음이나 MOS 트랜지스터의 열 소음과 같은 기타 간섭 소스의 영향으로 인해 출력 클럭 주기가 변경됩니다. 이를 출력 디더링이라고도 합니다. 클럭 지터는 사용 가능한 클럭 주기를 줄이므로 집적 회로의 최대 작동 주파수에 직접적인 영향을 미칩니다. 사용 가능한 클럭 주기가 감소함에 따라 중요 경로의 디지털 회로는 한 주기 동안 데이터를 처리할 수 있는 충분한 시간을 얻지 못하여 소위 "중요 경로 오류" 로 이어집니다. 또한 고전력 칩 또는 혼합 신호 회로 간섭이 있을 경우 전원 소음의 영향이 더욱 두드러집니다. Vspace =12 hspace =12 alt = 그림 5:5:VCO 의 게인 곡선.
출력 끝 주파수가 FM 인 소음원으로 인한 주파수 편차 fout 및 위상 편차 δθout 은 다음과 같이 나타낼 수 있습니다.
δθout =δ
고주파 소음과 저주파 소음은 발생 메커니즘이 다르기 때문에 표현도 크게 다르기 때문에 애플리케이션마다 억제 방법도 다르다. 저주파 소음에는 일반적으로 전원 리플, 저항 및 트랜지스터의 임의 열 소음, 트랜지스터의 임의 깜박임 소음 등이 포함됩니다. 고주파 소음은 주로 디지털 회로의 고속 플립 및 칩 제어 요소의 고속 스위치에서 발생하며 칩 클럭 설계를 주도합니다. 주파수가 높기 때문에 고주파 소음으로 인한 위상 변화는 상대적으로 작으며, 일반적인 고주파 소음은 주기적인 "디더링" 으로 설명됩니다.
클래식 위상 고정 루프에는 아날로그 회로가 포함되어 있어 소음에 매우 민감합니다. 온칩 통합 위상 고정 루프의 경우 일반적으로 다음 조치를 사용하여 소음을 제거합니다.
1. 전원 및 접지 컨덕터로 전체 PLL 을 둘러쌉니다. 접지 코일은 PLL 주변의 기판 전위를 안정적으로 유지하고, 일정한 기판 전위는 소음을 억제하며, 입/출력 장치 및 기타 논리 회로에 의해 도입된 소음은 대부분 기판 결합을 통해 도입된다.
2. 위상 고정 루프의 전원 코드를 칩의 다른 시스템의 전원 코드와 분리합니다. 순간 고전류가 논리 회로 또는 인터페이스 회로에 자주 나타나기 때문에 주 전원 공급 장치의 전위는 끊임없이 변한다. 전원 전압의 변화는 PLL 의 소음 억제 기능에 영향을 주므로 PLL 의 전원과 땅을 설계할 때 주 전원 부분과 PLL 의 전원 부분을 분리하여 별도의 핀을 제공하는 것을 고려해야 합니다.
3. 위상 고정 루프의 입력 핀을 위상 고정 루프 옆에 두어 전력 변동 및 기타 간섭의 영향을 받지 않도록 합니다.